小菅 敦丈（东京大学 研究生院工学系研究科 副教授）
|用1张光掩模实现低功耗AI处理器
东京大学研究生院工学系研究科的小菅敦丈副教授等人的研究团队，开发出了一款可兼顾低成本与低功耗的新型结构化ASIC型AI处理器（图1）。结构化ASIC是指预先在半导体基板中内置基础电路，再通过追加最少限度的布线即可实现目标功能的方式。
半导体制造需要用于将电路图案转写到半导体表面、被称为光掩模的原版。传统AI处理器需要数十张光掩模，而本次的方式仅需1张即可。此前光掩模开发需耗费十亿日元规模的成本，而本方式可将成本削减至原先的1/40。试制样品为9平方毫米以下，功耗低，可执行脑电解析、心电图解析等处理。
图1新型AI处理器概要
实现可穿戴设备所需的低成本、低功耗运行。
|兼顾低成本与低功耗是一大难题
AI技术正为多种产业领域带来变革，有望让人们的生活更加丰富。其中，可穿戴设备通过AI分析脑电、心率等信息，已知有助于疾病的早期发现。然而，对于以佩戴为使用前提的可穿戴设备而言，开发低成本、低功耗运行的AI处理器是一大难题。为寻求设备小型轻量化，电池驱动不可或缺，同时还必须做到价格低廉。
此前业界虽已开发出追求低功耗的AI处理器，但若要压低功耗，就必须让AI处理器为特定功能特化，进而失去通用性。因此既有光掩模无法重复使用，必须按用途分别制作。要收回高达十亿日元规模的光掩模成本，只能提高AI处理器的售价，因此长期以来难以兼顾低成本与低功耗。
|开发减少光掩模和缩小芯片面积的技术
将所需光掩模缩减至仅1张
结构化ASIC方式，是指预先在芯片上安装好基础电路与布线，再按用途设计、修改最终阶段上层结构的AI处理器制造方法。研究团队对该方式进行了改良，开发出了仅对处理器的1层进行定制即可实现特定功能的Via-programmable Neuron Array技术。由此，所需光掩模仅为1张，大幅削减了开发成本。
共享电路与布线以缩减布局面积
如果要在该架构上应用作为AI技术核心的深度神经网络模型※1，就需要为每项功能配置专用电路以及大量传递信息的信号布线，所以会面临超出芯片可集成面积上限的问题。
※1深度神经网络模型：用于分辨复杂模式与特征的AI计算模型。
研究团队并未配备专用电路与信号布线，而是开发出通过切换电路与布线供多项处理任务共用的比特神经元串行电路技术，将信号布线数量缩减至原先的1/1024。此外，研究团队采用的方法是将深度神经网络的权重系数※2从16比特、即65,536种，缩减至仅+1、-1、0三种，在削减布线的同时，成功避免了AI精度下降。
※2权重系数：表示输入对输出影响程度的数值。
实现低成本、低功耗的AI处理器
组合这些技术后，研究团队成功以不足9平方毫米的小尺寸电路面积，实现了可通过1张光掩模制造、且低功耗运行的AI处理器。具体而言，与传统AI处理器相比，其开发成本降至原先的1/40，功耗成功削减至原先的1/8.4（图2）。
图2试制芯片性能评估结果
光掩模张数为最先进AI处理器（ISSCC’23）的1/40，功耗为传统产品（TBioCAS’19）的1/8.4。
|迈向AI应用领域的进一步拓展
本成果开发的新型AI处理器，具备低成本、低功耗运行的特点，有望应用于智能手表、AR·VR设备等可穿戴设备。此外，以往受价格与功耗限制难以引入AI的领域，通过应用本技术，也有望拓展AI的应用可能性。
原文：JST 事业成果 纳米技术/材料领域
翻译：JST客观日本编辑部
【论文信息】
期刊：International Solid-State Circuits Conference(ISSCC)
论文：A Via-Programmable DNN-Processor Fabrication Toward 1/40th Mask Cost
URL：https://ieeexplore.ieee.org/abstract/document/10904711
